晶管体攻略视频，24英寸夜晶电视每小时耗电多少

1，24英寸夜晶电视每小时耗电多少

50W，一小时0.05度电

看功率就知道。普通的耗电。

2，晶体管工作原理

晶体管工作原理动画视频，我们来看一下解说吧 00:00 / 06:4170% 快捷键说明 空格: 播放 / 暂停Esc: 退出全屏 ↑: 音量提高10% ↓: 音量降低10% →: 单次快进5秒 ←: 单次快退5秒按住此处可拖拽 不再出现 可在播放器设置中重新打开小窗播放快捷键说明

3，幽灵列车详细攻略

　　第一图，一堆蛇女，大招群清就好，不过蛇女远程霸体，攻击带浮空的，面前有一堆的话会被一直浮空。　　第二图，4个石棺+一堆小怪，小怪没有什么压力，但是对出招有干扰效果，要尽快除掉，然后石棺里总共是四个人形怪。　　第一个是大叔，主要是星落打和落凤锤，硬直大但是破绽也大，死后会出现回复精灵，但是精灵周围有电波，需要打掉插在地上的斧头才会消失，没硬直，冲进去吃血也没事。　　第二个是气功，会放罩子，会放分身，会金刚碎，分身打不掉，会依次对你发动金刚碎然后消失，罩子也没打掉过，死后会掉落一个觉醒的莲花，会爆，还有一个霸体精灵。　　第三个是鬼泣，会冰阵会鬼斩，中途可能会出现怪躺的情况，不过还没死，等一会会再站起来，死后会出现墓碑掉落。　　第四个是LOLI，会大范围的吸附攻击，伤害高，死后出现龙卷风。　　第三图，前半部分是一堆暗影怪，会瞬移到你身上引发束缚，出血和混乱，出血伤害极高，带好草莓和出血药剂。要点是，多移动，怪不是瞬间附身的，会在瞬移的地点闪两次红点，离开那块就好，怪就会瞬移失败。后半部分是幽灵船长，靠近他会在身体周围出现安全地带，安全地带以外会持续快速掉血，然后船长会进入无敌状态，并找出一个怪，将怪打死后分成3个，全部打死之后分成6个，最后的6个会靠近你进行自爆，跟伊凡一样，用蹲伏或者大跳回避，6个清掉后，BOSS去除无敌，能秒则秒，不能就放心输出，到一定血量之后会再次进入无敌，重复上面步骤，即可打掉，总共两次，不管什么难度都一样。　　第四图，一堆南门那样的守卫，血量少，但是防御极高，要点是，从背后攻击，会附加伤害；后半部分是精英怪，会出罩子，会招乌鸦，会隐身，会霸体前冲攻击，不是很难打，不过乌鸦的干扰性还是有的。　　最后是BOSS，BOSS主要有几种攻击方式：1手插地，然后地面伸出拳头连续攻击，伤害普通，保持移动即可躲开；2，召唤分身冲刺，两段伤害，伤害极高，血少基本秒，但是发动时地板会有黑影提示，远离即可；3，瞬移到背后撕咬，随机附带强力出血，一定要用药接触，不然基本是死了，这招并不是迅速出现，会出现怪物的位置提示，离开就好；4，全屏吼，跳即可；5，HP降到一定数目即会使用罩子，然后会出现4根石柱，这时候玩家伤害变低，要点是打掉四根石柱即可，具体打完会触发几次是否固定不知道，可能是四次的样子。　　PS：70的远古图才是真正体现高强王道的地方。

4，CPU上的几十亿个晶体管是如何被控制发挥出其相应的功能的

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。设计师对每个晶体管都心里有数？在集成电路发展的早期，是这样的。早期的CPU世界上第一个商用微处理器，Intel 于1971年推出的 4004，仅包含2250个晶体管。这时的CPU可以完全由设计师绘制，设计师当然也清楚每个晶体管都是做什么的。早期的其他CPU也是类似情况，比如1974年出品的 Intel 8080，共包含4500个晶体管；1975年出品的6502，仅3510个晶体管。当然，CPU这种数字逻辑芯片设计的基本单元其实不是晶体管，而是逻辑门，或者更大一点的触发器。当然，每个逻辑门和触发器所包含的晶体管都是固定的，也就可以认为，清楚知道每个逻辑门和触发器的分工和作用，就能清楚的知道每个晶体管的分工了。以上，是CPU设计的手工时代，设计师了解，也必须了解每个晶体管的分工和作用。现代的CPU由于现代芯片规模巨大，通常都利用EDA工具来生成和验证门级网表。逻辑设计师们通常工作在RTL（寄存器传输级）级。同时，由于IP核的大量使用，设计师已经很难清楚每个逻辑门，或者每个晶体管的分工了。类似软件开发我们可以用软件开发类比：以前的软件开发，工程师直接用汇编语言编写程序。工程师也清楚每条机器指令的作用现代的软件开发，工程师使用高级语言编写程序（如C++，Java，Go，Python），还会使用很多外来程序库（如Pytorch），这样，工程师已经难以清楚每条机器指令的作用了

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。设计师对每个晶体管都心里有数？在集成电路发展的早期，是这样的。早期的CPU世界上第一个商用微处理器，Intel 于1971年推出的 4004，仅包含2250个晶体管。这时的CPU可以完全由设计师绘制，设计师当然也清楚每个晶体管都是做什么的。早期的其他CPU也是类似情况，比如1974年出品的 Intel 8080，共包含4500个晶体管；1975年出品的6502，仅3510个晶体管。当然，CPU这种数字逻辑芯片设计的基本单元其实不是晶体管，而是逻辑门，或者更大一点的触发器。当然，每个逻辑门和触发器所包含的晶体管都是固定的，也就可以认为，清楚知道每个逻辑门和触发器的分工和作用，就能清楚的知道每个晶体管的分工了。以上，是CPU设计的手工时代，设计师了解，也必须了解每个晶体管的分工和作用。现代的CPU由于现代芯片规模巨大，通常都利用EDA工具来生成和验证门级网表。逻辑设计师们通常工作在RTL（寄存器传输级）级。同时，由于IP核的大量使用，设计师已经很难清楚每个逻辑门，或者每个晶体管的分工了。类似软件开发我们可以用软件开发类比：以前的软件开发，工程师直接用汇编语言编写程序。工程师也清楚每条机器指令的作用现代的软件开发，工程师使用高级语言编写程序（如C++，Java，Go，Python），还会使用很多外来程序库（如Pytorch），这样，工程师已经难以清楚每条机器指令的作用了

5，谁有台达plc晶体管详细的接线视频

晶体管和继电器一样接线NPN接线方式输出Y0接电磁阀负接，COM端接N24，电磁阀正接P24

6，谁知道CPU中的晶体管的工作原理

本视频演示了双极结型晶体管（BJT）的工作，实际应用包括晶体管作为放大器,以及开关。视频内容包括:硅原子的结构、掺杂、N型掺杂、P型掺杂、二极管的工作原理、NPN晶体管的工作和双级放大等。 00:00 / 07:0370% 快捷键说明 空格: 播放 / 暂停Esc: 退出全屏 ↑: 音量提高10% ↓: 音量降低10% →: 单次快进5秒 ←: 单次快退5秒按住此处可拖拽 不再出现 可在播放器设置中重新打开小窗播放快捷键说明

7，MF47机械万用表上的三极管检测孔的使用方法及原理详细一点

四个小插孔有如下两排标识：c b e Ne b c P是NPN型的三极管就按第一排所示的c、b、e各脚插进去。是PNP型的三极管就按第二排所示的e、b、c各脚插进去。原理很简单，看看图纸就明白了。是给三极管加一个偏置，然后是根据ce极之间的阻值大小来换算成放大倍数的。

搜一下：MF-47机械万用表上的三极管检测孔的使用方法及原理，详细一点！

8，平板夜晶电视哪种牌子最好

合资首选索尼，不过价格偏高；东芝性价比较高，42C3000C是个不错的选择。 国产创维，海信都不错。建议不要考虑海尔，服务好是因为质量不好；也不要考虑LG，外观好看，技术不行。

本人推荐TCL也不错哦..

创维还便宜,还用的住

呵呵！ 国产的就创维的好 进口的有三星 日立的比较好一点

国内品牌可以选择长虹，量子芯技术，定制A级屏。合资品牌夏普最好，屏的分辨率高，但售后不及国内品牌

索尼的反应时间为0.04S一次,还不错

9，夜晶电视与普通电视的区别是什么

普通电视是采用阴极射线管通过电子束扫描成像，而液晶电视则是利用液晶加以一定电压会成像的原理显像，液晶电视有不闪烁，辐射小，功耗小等优点

led显示屏是由发光二极管排列组成的一显示器件。它采用低电压扫描驱动，具有：耗电少、使用寿命长、成本低、亮度高、故障少、视角大、可视距离远等特点。 led显示器与lcd显示器相比，led在亮度、功耗、可视角度和刷新速率等方面，都更具优势。led与lcd的功耗比大约为10:1，而且更高的刷新速率使得led在视频方面有更好的性能表现，能提供宽达160°的视角，可以显示各种文字、数字、彩色图像及动画信息，也可以播放电视、录像、vcd、dvd等彩色视频信号，多幅显示屏还可以进行联网播出。有机led显示屏的单个元素反应速度是lcd液晶屏的1000倍，在强光下也可以照看不误，并且适应零下40度的低温。利用led技术，可以制造出比lcd更薄、更亮、更清晰的显示器，拥有广泛的应用前景。 lcd是液晶显示屏的全称:它包括了tft,ufb,tfd,stn等类型的液晶显示屏。 笔记本液晶屏常用的是tft。tft屏幕是薄膜晶体管,英文全称(thinfilmtransistor),是有源矩阵类型液晶显示器,在其背部设置特殊光管,可以主动对屏幕上的各个独立的像素进行控制,这也是所谓的主动矩阵tft的来历,这样可以大的提高么应时间,约为80毫秒,而stn的为200毫秒!也改善了stn闪烁(水波纹)模糊的现象,有效的提高了播放动态画面的能力,和stn相比,tft有出色的色彩饱和度,还原能力和更高的对比度,太阳下依然看的非常清楚,但是缺点是比较耗电,而且成本也较高。 简单地说，lcd与led是两种不同的显示技术，lcd是由液态晶体组成的显示屏，而led则是由发光二极管组成的显示屏。led显示器与lcd显示器相比，led在亮度、功耗、可视角度和刷新速率等方面，都更具优势。

液晶电视与普通电视, 工作方式不同.

10，赛尔号全boss攻略 有视频最好

现在有几十只BOSS，你最好打哪一只时单独问，否则别人怎么回答，几十只BOSS的攻略得写大半天。

上4399赛尔号，里面有详细的攻略。

蘑菇怪：虽然蘑菇怪只有10级，但是boss，也有20级布布草的实力。用14级烈火猴、火炎贝即可打败它，也可用19级的伊优用克制打败它钢牙鲨：虽然钢牙鲨是水系boss，但是它只会普通系的猛击和冰系的冰之牙，不建议用草系（布布草之类），草系等级练高点也可以打（很吃力），用火系打也麻烦，最好用电系（罗奇、天雷鼠之类）。黑能石可以到动力室换取黑武士装。布布草30级即可打败,最好带着“后援团”，用疾风刃。或30级天雷鼠，用电火花，一下打120多，2下便能击败。里奥斯：布布花40级以上用地震，尤里安31级以上用克制，巴拉龟36级可打败，39级烈焰猩猩再加5-6瓶高级体力药水即可打败，水晶鸭37可打败。波克尔用同生共死，巴鲁斯用泡沫光线、潮汐加3-4瓶高级体力药水可打败，巴拉龟36级用水之尾，加一高级补血药也可打败。纳多雷：先草系寄生、再（波克尔只剩一滴血）同生。然后随便出一个杀雷纳多：用一只巴鲁斯用漩涡，它害怕和冻伤。用一只会同生共死的比波（弄到1滴血），先用同生共死，再用比波用电光火石。雷伊：先减雷伊双防、再上地面系出大招。阿克希亚：80级火系可以单挑。或者速度过150波克尔出同生共死尤纳斯：先布鲁\小鳍鱼\魔牙鲨出贯穿水枪、然后把尤纳斯打得只剩一滴血（推荐秒杀技能）。然后里奥斯幻影解决。或者黑毛毛镇魂歌魔狮迪露：1、猩猩绝命火焰秒杀。 2、阿克希亚极度冰点秒杀。 3、黑毛毛镇魂歌 4、寄生+冻伤+烧伤哈默雷特：先出水系技能、然后魔焰猩猩绝命火焰秒杀。或者先耗招、然后按水火草的顺序屠龙。奈尼芬多：先布鲁海洋之心、或沙顿魑魅。然后群殴就可以

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11，努比亚使用技巧视频

1. 努比亚手机的使用技巧有很多，例如： （1）可以在拨号键盘输入*#406#进行屏幕校准， （2）可以在设置—辅助功能，打开单手模式，实现单手操作， （3）可下拉通知栏，打开分屏模式，进行一机多玩， （4）可打开手机的触摸手势功能，实现双击亮屏以及手掌息屏等， 2. 更多努比亚手机的使用技巧，可以登录努比亚官方论坛学习查看。

努比亚Z5 Min—— 你不知道的那些使用技巧 Q1、小牛双清方法（恢复出厂设置，如刷机前或屏幕锁忘记了可以用以下方法清除屏锁） A：1、第一步使手机关机； 2、在关机状态下，按住音量上键不放手，然后按电源键开机，手机会进入recovery模式； 3、此时可以使用音量上、下键移动光标，将光标移到wipe data/factory reset行，然后按电源键选中； 4、使用音量的上、下键来移动光标，将光标移到Yes--delete all user data行，然后按电源键选中； 5、手机会执行恢复出厂设置操作，然后手机会回到主菜单，同样使用音量的上、下键来移动光标，将光标移到wipe cache partition行，然后按电源键选中； 6、使用电源键选中 reset system now行，手机自动重启，双清完毕。 说明：1、双清后会清除手机设置及保存在手机里的信息，请您提前备份个人数据。 2、如果手机停留在“个性，是一种生活态度”界面上没有反应，请耐心等待，第一次开机时间比较长。

Hi！ Q1、小牛双清方法（恢复出厂设置，如刷机前或屏幕锁忘记了可以用以下方法清除屏锁） A：1、第一步使手机关机； 2、在关机状态下，按住音量上键不放手，然后按电源键开机，手机会进入recovery模式； 3、此时可以使用音量上、下键移动光标，将光标移到wipe data/factory reset行，然后按电源键选中； 4、使用音量的上、下键来移动光标，将光标移到Yes--delete all user data行，然后按电源键选中； 5、手机会执行恢复出厂设置操作，然后手机会回到主菜单，同样使用音量的上、下键来移动光标，将光标移到wipe cache partition行，然后按电源键选中； 6、使用电源键选中 reset system now行，手机自动重启，双清完毕。 说明：1、双清后会清除手机设置及保存在手机里的信息，请您提前备份个人数据。 2、如果手机停留在“个性，是一种生活态度”界面上没有反应，请耐心等待，第一次开机时间比较长。 感谢您对努比亚产品的关注与支持，祝您生活愉快，谢谢

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