晶管体攻略视频教程，朱峰社区的视频教程到底怎么样

1，朱峰社区的视频教程到底怎么样

很好 很适合初学者 讲的很详细，看视频都能学会的

2，晶体管放大电路的图解法

从本期视频开始，逐步讲解晶体管差动式放大电路，以及后期的带有恒流源电路的差动式放大电路。 00:00 / 07:0370% 快捷键说明 空格: 播放 / 暂停Esc: 退出全屏 ↑: 音量提高10% ↓: 音量降低10% →: 单次快进5秒 ←: 单次快退5秒按住此处可拖拽 不再出现 可在播放器设置中重新打开小窗播放快捷键说明

3，大振膜晶管体电容麦克风容易损坏吗

平时不怎么样摔。不怎么样振动的。不受潮的、木有什么问题的

4，CPU上的几十亿个晶体管是如何被控制发挥出其相应的功能的

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！设计师对每个晶体管都心里有数？在集成电路发展的早期，是这样的。早期的CPU世界上第一个商用微处理器，Intel 于1971年推出的 4004，仅包含2250个晶体管。这时的CPU可以完全由设计师绘制，设计师当然也清楚每个晶体管都是做什么的。早期的其他CPU也是类似情况，比如1974年出品的 Intel 8080，共包含4500个晶体管；1975年出品的6502，仅3510个晶体管。当然，CPU这种数字逻辑芯片设计的基本单元其实不是晶体管，而是逻辑门，或者更大一点的触发器。当然，每个逻辑门和触发器所包含的晶体管都是固定的，也就可以认为，清楚知道每个逻辑门和触发器的分工和作用，就能清楚的知道每个晶体管的分工了。以上，是CPU设计的手工时代，设计师了解，也必须了解每个晶体管的分工和作用。现代的CPU由于现代芯片规模巨大，通常都利用EDA工具来生成和验证门级网表。逻辑设计师们通常工作在RTL（寄存器传输级）级。同时，由于IP核的大量使用，设计师已经很难清楚每个逻辑门，或者每个晶体管的分工了。类似软件开发我们可以用软件开发类比：以前的软件开发，工程师直接用汇编语言编写程序。工程师也清楚每条机器指令的作用现代的软件开发，工程师使用高级语言编写程序（如C++，Java，Go，Python），还会使用很多外来程序库（如Pytorch），这样，工程师已经难以清楚每条机器指令的作用了

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！

现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。正是有了EDA软件的帮助，即使芯片内部有多达百亿级的晶体管，设计起来也轻轻松松，这就是高科技的力量和魅力。晶体管是一种半导体器件，主要分为双极性晶体管和单极性晶体管，三极管是双极性晶体管的典型代表；而MOSFET则是单极性集体管的典型代表。以双极性晶体管三极管和单极性晶体管MOSFET为例，介绍CPU如何控制晶体管。CPU如何控制双极性晶体管-三极管三极管是一种流控型器件，具有三个电极，分别为基极、集电极和发射极。通过基极微小的电流可以驱动集电极和发射极之间较大的电流，具有三种工作状态，分别为截止区、放大区和饱和区。主要由PN节构成，可以分为NPN型和PNP型。电路符号和电极如下图所示。以NPN三极管为例，介绍如何控制。典型的电路图如下图所示。NPN三极管的集电极接有发光二极管，三极管的基极通过电阻和开关接至电压VCC，如果让发光二极管点亮，需要PN节正偏，当开关被按下时实现NPN三极管的导通。CPU如何控制单极性晶体管-MOSFETMOSFET是场效应管，是一种压控型半导体器件，具有三个电极，分别为漏极、源极和栅极，有NMOS和PMOS之分。其电路符号如下图所示。对于NMOS，需要Vgs>Vth时才可以导通；对于PMOS，需要Vgs<Vth时才可以导通。以NMOS为例，如下图所示。上图中，开关按下后，栅极是高电平，Vgs>Vth，NMOS的漏极和源极导通，LED发光。以上就是这个问题的回答，感谢留言、评论、转发。更多精彩内容请关注本头条号：玩转嵌入式。感谢大家。苹果的A14芯片在85平方毫米的面积内塞入了125亿~150亿颗晶体管，这就意味着每平方毫米的晶体管密度可望达到1.76亿。如果等比例放大，可比北、上、广、深任何一座城市的规模复杂得多得多。不要试图用传统的办法一颗一颗的焊接这些相当于头发丝直径10万分之一大小的晶体管，因为根本不可能，用镊子夹一颗晶体管跟夹空气没有任何区别，更别说用烙铁将晶体管准确的焊接在已纳米计算的位置上。目前普通人手工能操作的最小尺度应该是在一粒宽约1毫米、长约3毫米的米上刻字。当然借助超高精度的机床操作，精度可以达到0.01~0.001微米，这种极限精度对于操纵一颗晶体管还远远不够。晶体管其实并不是焊上去的，而是通过光刻出来的没错就是用光来做刻刀，原理就像我们在沙滩上晒太阳，暴晒一段时间后，阳光能照射到的皮肤呈现深色，而经过遮挡的皮肤阳光无法照射呈现浅色，这样一幅具象的图案就显现出来了。首先需要一块纯度99.999999999999%（小数点后面12个9）的高纯度晶圆做地基。这样晶体管和铜导线才能夯实得各归其位。光源是直接决定单位面积内能容纳多少晶体管的决定性因素之一。芯片想要做得越小、在单位面积内容纳更多的晶体管，使用更短波长的光源是最直接的手段。ASML的极紫外光刻机（EUV）是以10~14纳米的极紫外光作为光源。设计好的芯片图纸会被制作成一层一层的光罩，一般一块芯片是由几十层电路组成，而每一层电路都需要一个光罩。万事俱备只欠东风，晶圆加热表面形成氧化膜后，让光透过光罩射到涂了光刻胶的晶圆上。被光罩上的电路图挡住光的部分留下，而被光照到的光刻胶遇光就会起反应，容易会被化学腐蚀反应分解出去，或者用等离子体轰击晶圆表面的方式去除没有被光覆盖的位置，一层电路就这样刻在晶圆上了。不需要的光刻胶除去之后，在露出的晶片内注入使晶体管能高效工作的杂质物质，从而制作出半导体元器件。注入后的半导体放在一定温度下进行加热就可以恢复晶体的结构，消除缺陷从而激活半导体材料的电学性能。重复以上的步骤就可以形成多层电子回路。多层电子回路之间是通过气相沉积、电镀的方式形成绝缘层和金属连线，而电镀用于生长铜连线金属层。已经制作好的晶圆在经过化学腐蚀、机械研磨相结合的方式对晶圆表面进行磨抛，实现表面平坦化。然后再进行切片、封装、检测就做成了一块完整的芯片。芯片制造的原理看似简单，但每一步都属于挑战极限从沙子转变成可以制作芯片99.999999999999%的高纯度晶圆，难度可想而知，就连如今使用的极紫外光光源都是费了九牛二虎之力才有所突破，而光刻胶就有几千种。这些都还不是极限难度，极限难度在于如何将电路一层一层的刻画到晶圆上，同时又保持晶体管和电路的泾渭分明，在纳米尺度上保持多层光刻电路对齐。在整个世界范围内能组装光刻机的凤毛麟角，AMSL更是垄断了高端光刻机市场，至今无人能望其项背。其中能造7nm以下工艺的极紫外光刻机EUV重达180吨，拥有超过10万个零部件，90%的关键设备来自外国而非荷兰本国，ASML作为整机公司，实质上只负责光刻机设计与集成各模块，需要全而精的上游产业链作坚实支撑。通俗一些讲：就算给你EUV完整的图纸和配件，也很难调试出光刻芯片的精度。芯片制造这件事，需要一整个完善的产业链来支撑。对于我们国家来说任重而道远，对于国外的封锁，只能一步一个脚印，没有它法。以上个人浅见，欢迎批评指正。认同我的看法，请点个赞再走，感谢！喜欢我的，请关注我，再次感谢！这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。长久以来我们一直都闯入了一个误区：认为晶体管是越做越小。其实不完全是这样的。晶体管是朝着2个方向发展的：信息电子方向：将晶体管越做越小，越做越快。当今的电脑、手机、通信芯片等都属于这个范畴。 电力电子方向：将晶体管越做越大，越做越快。其代表产品就是IGBT，它广泛的应用于轨道交通、智能电网、航空航天、电动汽车、新能源装备等领域。 下图就是我们常见到的一些普通晶体管（仅展示部分，并非全部）。因为性能、封装的不同，所以它们会有不同的外观。 晶体管的作用晶体管（Transistor）是一种固体半导体器件，包括二极管、三极管、场效应管、晶闸管等等，它具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。 与电子管相比，晶体管具有更多的优越性：1、晶体管构件没有消耗；电子管会因为阴极原子的变化和慢性漏气而逐渐劣质化。晶体管的寿命一般比电子管长100到1000倍。2、晶体管耗电能极少；晶体管消耗的电能仅为电子管的十分之一或几十分之一。电子管需要加热灯丝产生自由电子，而晶体管不需要。一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。3、晶体管不需要预热；晶体管一开机就可以工作。电子管设备做不到这点，开机后需要等待一会。4、晶体管结实可靠；普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动，可以说晶体管使电路小型化、集成化、大规模化成为了可能。芯片的晶体管为什么越做越小？芯片上集成了很多的晶体管，这些晶体管控制了很多电流，如果晶体管的尺寸逐渐变小的话，里面源极和漏极之间的那个沟道长度L也会相应的缩短，沟道长度变小后，晶体管就会有更快的反应速度，更低的控制电压。但进入28nm后再按照以往的经验来缩减晶体管尺寸，将会失效。当沟道缩短到一定程度之后，在芯片里面就会因为量子的隧穿效应，此时晶体管关断。目前业内通过Fin-FET（鳍式场效应晶体管），SOI（在晶体管之间，加入绝缘物质）等技术来解决这个问题。芯片做小后主要会有以下几个好处：1、节能：晶体管大了，走的电路就越多，耗能就越大；晶体管做的越小，电流可以走更多捷径，多节能环保。2、性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。3、减少成本：芯片小了，一个硅片能做成更多的成品芯片，很大程序的降低了成本。4、减少芯片占用空间：芯片做小了，我们的电脑、手机才可能做得更小、更薄。所以芯片的趋势就是越做越小，越做性能越强。有种说法，当价格不变时，集成电路上能容纳的元器件的数目，约每隔18~24个月就会增加一倍，性能也将提升一倍，这就是有名的摩尔定律。所以芯片的进化，就是晶体管变小的过程。电力电子晶体管为什么越做越大？电力晶体管（Giant Transistor直译为巨型晶体管），是一种耐高电压、大电流的双极结型集体管（Bipolor Junction Transistor-BJT）。电力晶体管开关特性好，但驱动电路复杂，驱动功率大。而IGBT，绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor）也是三端器件（含栅极、集电极和发射极）。IGBT综合了电力晶体管（GTR）和电力场效应管的优点。电力电子晶体管之所以会越做越大，得先看一下它的发展历史：1957年，通用电气公司（General Electric）根据肖克利的“勾型”（就是PNPN四层晶闸管结构）晶体管结构研制出第一个300V/25A可控硅SCR（后来叫晶闸管）。可控硅能处理较高的电压电流，开辟了以处理能力为目的的电力电子的新领域。1962年，GE公司研制出第一个600V/200A的GTO（可关断晶闸管），克服了普通可控硅不能门极控制关断的缺点。但GTO在实际应用中容易烧毁。1974年，日本东芝等公司采用NTD单晶片并通过计算机模拟技术，在GTO研制上取得突破，生产出1200V/2000A的GTO。而越做越大的双极晶体管采用垂直结构、达林顿级联技术以及多元胞集成并联等技术已经做到了500V/200A/50（电流放大倍数hFE），此时已经称作GTR。因MOS集成电路在20世纪70年代末得到了飞速发展。1982年，CE公司的美籍印度人B.J.Baliga和Motorola公司几乎独自同时发明了IGBT。1984年GE公司的V.A.K. Temple发明性能更为优越的MCT（H），在1991年商品化生产，但在20世纪90年代末因结构过于复杂成品率低而陷于停滞状态。1972年，日本人西泽润一采用JFET结构研制出了静电感应晶体管及晶闸管SIT、SITH。20世纪90年代初，日本三菱公司研制开发的以IGBT为基础的智能功率模块（IPM）经过十年的改进，也进入了成熟应用。1995年，西门子公司首次推出了非穿通结构（Non Punch Through）的NPT-IGBT，这在技术上是一个里程碑。因为，NPT-IGBT技术可以使功率开关器件在高温可靠性、安全工作区、超高耐压、低成本、高开关性能等诸多方面同时得到显著提高。采用NPT-IGBT技术及GTO圆片工艺，目前已经可以做出6500V/600A的NPT-IGBT。在20世纪80年代认为要大大发展的功率集成电路（PIC-Power Integrated Circuit）主要包括高压集成电路HVIC和智能功率集成电路（Smart Power IC）有所发展，但发展不快，应用范围也较小。当今电力电子器件正朝着高可靠、高功率频率积、高集成化、高智能化、低成本化、高允许工作温度的方向发展。从上图可见，如果没有电力电子晶体管，在宏观的世界里就不会带给我们带来这么多便利，芯片也很难越做越小。晶体管不管是从微观和宏观的发展都改变了这个世界，促进了整个时代的发展。它是建设现代化信息社会的基石。以上个人浅见，欢迎批评指正。喜欢的可以关注我，谢谢！认同我的看法的请点个赞再走，再次感谢！设计师对每个晶体管都心里有数？在集成电路发展的早期，是这样的。早期的CPU世界上第一个商用微处理器，Intel 于1971年推出的 4004，仅包含2250个晶体管。这时的CPU可以完全由设计师绘制，设计师当然也清楚每个晶体管都是做什么的。早期的其他CPU也是类似情况，比如1974年出品的 Intel 8080，共包含4500个晶体管；1975年出品的6502，仅3510个晶体管。当然，CPU这种数字逻辑芯片设计的基本单元其实不是晶体管，而是逻辑门，或者更大一点的触发器。当然，每个逻辑门和触发器所包含的晶体管都是固定的，也就可以认为，清楚知道每个逻辑门和触发器的分工和作用，就能清楚的知道每个晶体管的分工了。以上，是CPU设计的手工时代，设计师了解，也必须了解每个晶体管的分工和作用。现代的CPU由于现代芯片规模巨大，通常都利用EDA工具来生成和验证门级网表。逻辑设计师们通常工作在RTL（寄存器传输级）级。同时，由于IP核的大量使用，设计师已经很难清楚每个逻辑门，或者每个晶体管的分工了。类似软件开发我们可以用软件开发类比：以前的软件开发，工程师直接用汇编语言编写程序。工程师也清楚每条机器指令的作用现代的软件开发，工程师使用高级语言编写程序（如C++，Java，Go，Python），还会使用很多外来程序库（如Pytorch），这样，工程师已经难以清楚每条机器指令的作用了

5，万圣节南瓜灯的制作方法详细点最好有视频教学

先拿一个打草纸，画上你想的恐怖图案。在用小刀在南瓜上刻好，注意！先把南瓜的顶部切掉，瓤挖掉再刻就好刻了。最后，在里面插好蜡烛就行了！

6，求恶霸鲁尼上课攻略

首先列一个课表：上午 下午第一天 化学 英语第二天 艺术 体育第三天 生物 音乐第四天 劳技 摄影 （劳技就是Shop。。。至少我中学的时候有这么一门课-_-b）第五天 地理 数学第一章的时候只有前三天的课程，循环出现，第二章的时候解锁后两天的课程。其中摄影要完成了帮英语老师处理酒瓶那个任务后拿到相机才解锁，摄影3级以上第三章才解锁。没解锁的时候上午劳技下午就可以去玩了，也不会被抓旷课。上午课是9:00-11:30，下午课是1:00-3:30，下课前去都来得及，但是如果迟到半小时以上算逃课状态，会被抓。如果上课失败了没关系，下次轮到这门课了还是同一个等级，直到通过，所以不用读档。如果一门课程5级全部通过，就不用去了（想去还可以去），也不算逃课。下面按课表顺序介绍各门课程：化学：就是按相应的键，3次机会，很容易，唯一要注意的是因为烟雾很多会卡，最好提前关闭特效再去（我没关也能过，不过错了几次）。通过后可以解锁宿舍的实验台，1、2、3级分别是爆竹、臭气单和痒痒粉，4级是由一次3发升级为一次补满，5级是有每天一次升级为无限使用。挺有用的，建议不要逃课尽快完成。英语：拼单词，好多奇怪的词完全没见过，对中国玩家来说几乎不可能吧。。。所以还是看攻略吧通过后1、2级分别提高道歉、挑衅的效果，3级可以向校园警卫道歉，4级可以远距离挑衅，5级可以向警察道歉。感觉没啥用，道歉也只能是小错误，很容易逃，大错误又无效。单词表：English 1.Letters GivenE W O L M LPossible WordsThree lettered Words:MewOwlWoeMowLowElmOweMolOleFour lettered Words:WellMeowMewlMollLoweMoleSix Lettered Words:MellowEnglish 2.Letters GivenG S F H T IThree lettered Words:FitSitHitFigHisIfsItsFour lettered Words:ThisGistGiftHitsFistFishFitsFigsSiftFive Lettered Words:GiftsShiftSightFightSix Lettered Words:FightsEnglish 3.Letters GivenI M E L S SThree lettered Words:elmleiliemilFour lettered Words:isleleislieselmsmesslesslimemileslimmisesemimissFive Lettered Words:islesmisesseismslimslimesmilesslimesmileSix Lettered Words:slimessmilesEnglish 4.Letters GivenY C A O N RThree lettered Words:ranconarccarcananynaycrycoyoarrayryanoryoncayFour lettered Words:orcanarcnaryyarncyanracyconyroancornFive Lettered Words:acorncornycronyrayonSix Lettered Words:crayonEnglish 5.Letters GivenG D E A R GThree lettered Words:radareeareraredgarraggagageergdaggadeggFour lettered Words:gagedaredearreadgearragedraggraddregagedegadgaedFive Lettered Words:aggergagergraderagedSix Lettered Words:daggerragged艺术：就是天蚕变。。。玩法不讲了，应该基本都会吧。1、2、3、4级分别使你Kiss了女孩之后补血到超过最大值25%、50%、75%、100%，5级可以不送礼物就Kiss。感觉非常有用，赶紧学吧~~~体育：1、3级是打架，先照着屏幕下方的指示做动作，然后用教的动作把对方打残。奖励就是解锁这个动作。2、4、5级是躲避球，我也没啥好的策略，基本上就是看到离对手远就传球，离对手近就砸。奖励是弹弓之类远程武器的准确度提高。感觉有那么一点用吧，没事就去学吧。注意体育课上课地点不在教学楼里，在南边的体育馆，下了艺术课就过去吧~~~生物：照指示做就行，只要鼠标好使，时间很充裕。如果看不懂指示：1、屏幕上如果显示一堆绿点，那就是用小刀（工具3）沿着绿点划线，全部连通后切开；2、屏幕上如果显示黄叉，有几种可能：(1)最开始，用大头针（工具2）固定标本；(2)用小刀切开肚皮后，用镊子（工具4）向两侧拉开肚皮；(3)拉开肚皮后，用大头针固定肚皮；(4)切完器官后，用镊子把器官拖到盘子里（这种情况右下角会出现个盘子）；3、屏幕上如果什么标记都没有，那就是让用放大镜（工具1）观察某个器官，看不懂说明就乱点吧。通过后解锁的都是衣服。5级过了之后还会在宿舍出现一个骨骼模型-_-b。有兴趣就学吧。音乐：只有两个键的乐器游戏，超简单，尤其是玩过VOS之类游戏的话。通过后解锁的都是衣服。劳技：也是照做动作，不过比化学难一点，鼠标要好使，尤其是画圈时反应要快，画歪了就挂了，建议先多开几个锁练练画圈（顺便柜子里也有不少衣服之类的收藏品）。通过后解锁各种自行车，性能基本逐级提升（1->2似乎降了。。。），存在车库里，可以无限拿，小镇上也到处都停着你刚解锁的自行车，赶紧学吧。上课地点也不在教学楼里。下面是操作表（按键不一定对，反正很容易，主要是画圈方向）：1级：顺时针，A，逆时针2级：顺时针，A，S，逆时针3级：顺时针，A，顺时针，S，逆时针4级：逆时针，A，顺时针，S，顺时针5级：D，W，顺时针，A，逆时针，S，D，逆时针摄影：完成各种摄影任务，奖品基本都是纯收藏价值。1级，拍校园里的校旗，位置小地图上有，按方向键上进入镜头模式，鼠标左键拍摄。成功拍到的话是绿框，否则是红框。其中有个比较高的旗子可能还要按上键放大才算拍到。通过后解锁相册，可以保存照片，不过是黑白的。2级，拍任意3个同学，站在要拍的人正面，右键锁定，他/她会注意到你向你摆pose，左键拍，也是绿框算拍到了。通过后解锁同学录，保存同学的大头照（要拍的），算在100%完成度里的。（后面我还没玩到，翻译英文攻略了）3级，要第3章以后才能做，拍流浪汉或者狗，限时的，拍完了来不及可以坐校车回。通过后升级相册的存储量。4级，拍摄整个Bullworth的5处地标，要拍的地方都有标记的，不过时间很紧。通过后相机变成了彩色的数码相机。5级，拍摄嘉年华里的6个畸形人展览（freak shows），有时间限制不过不紧张。通过后嘉年华的游戏奖券加倍，如果想赢嘉年华的奖品，尤其是那个小摩托，还是很有用的。地理：把国旗（或者州旗）放到正确的位置，放错会扣时间，地理知识不够牛，就看地图吧。注意鼠标放国旗上会显示国家名的。每级都会奖衣服。此外2、3、4、5级分别会开启地图上标记橡胶带（Rubber Band）、G&G卡片、晶体管、侏儒（Gnome）的位置。顺便说一下这4个收集的作用，晶体管是用来给流浪汉学招的，橡胶带集齐了会得到一个可以反弹的橡胶球作为武器（据说虽然好玩但不实用），卡片和侏儒集齐了都是换衣服。

7，皮皮虾怎么剥图解 剥皮皮虾的正确方法

插进筷子，插到差不多快到尾巴那一节，然后就可以用筷子把坚硬的壳撬开把头拧掉，你可以多试几次，我也是看别人才学会的，现在速度超级快，别人都争不过我，嘿嘿

很简单哦朋友。准备一个剪刀，先把皮皮虾尾巴上的那层硬壳剪开，然后把剪刀插进去，沿着背部，紧贴背上的硬克，从尾部往头剪，最后很容易就把整个一根肉全部都拿出来了哦。你试试吧朋友！

8，大家看看这个魔方是不是有问题不是说红橙蓝绿黄白相对

你的配色不是标准的没错。你的魔方组装应该没有问题。根据角块看，蓝绿橙三个颜色是顺时针排列的，跟中心顺序是一致的，说明组装没有问题。没有出现教程里的形状不是因为魔方，是你拼错了，仔细看教程，教程要求底层棱块和中层中心颜色一致，你根本就没拼好就去拼底层角块了，肯定拼不出教程要求的形状。。

不是

你这个配色有问题啊

9，如何DIY六角飞镖方法图解

1、两张正方形纸张，将黄色正方形左右两边对折，打开，再将左右两边对齐中线对折，然后再对折。2、将粉色正方形纸张如上步骤同样处理。3、将黄色纸的右上角向下折，左下角向上折。再将粉色纸的左上角向下折，右下角向上折。4、将黄色纸的上端以大三角形的一边作为中线，向下折。下端同理向上折。粉色纸同样处理。5、将黄色纸翻面，像“Z”字形一样摆好，再将蓝色纸垂直摆放黄色纸的上面。6、将黄色纸的下端向上翻折，插入蓝色纸的内部，上端同样处理。7、将纸片翻面，将蓝色纸的右端向左折插入黄色纸的内部，左端也同样折法。8、稍多整理，一个帅气的飞镖就折好啦。

10，穿越火线的巨人城废墟困难怎么过视频教程

很简单，1-24回合在上面玩，17.19回合配合他们一下，25回合你下去刷，包过，包水晶箱

爱拍有很多教人怎么过巨人城废墟困难版的教程

这图又不难，打BOSS只要不是五个草包都能打过！

巨人城是最简单的容易通关的挑战模式了~尤其是现在中途加入加血~ 复活币 医药瓶那些东西~ 30关之前没有什么难处~奖励任务关项配合好就成～　 终极ｂｏｓｓ～　　集体下边～　群攻一个～　 　　　信仰游戏　ＣＦ　ＬＯＬ　～　QQ：1519734037 欢迎咨询~

最后一关 所有人打绿色的BOSS 和他耗命 没个人都轮流站着不动 他就也不会动 然后死命的打她 其他两个BOSS 别打

打死1个就过

11，全站仪NTS342R坐标测量的使用及视频教程

视频。。。不会哈~~不过放样，可以教你，首先，你需要知道2-3个已知点~~~（至少两个已知点通视）另外就是，你架站的那个点要保证和你要放样的大概位置通视，让后的步骤是，1，全站仪架好在已知点上（后面叫测站点），棱镜在另外一个已知点上（后面叫后视点），调平，打开全站仪，342应该是WIN界面，直接菜单，菜单里面可以找到放样，让后点击放样，让后会让输入测站点坐标~~输入完成后，需要输入后视点坐标，输入完后视点坐标后，瞄准棱镜，选择测量，让后保存，让后选择放样点，这样需要输入放样点坐标~~输入以后，因该是全站仪出现角度和距离，两个选项，这时候先选择角度，让后屏幕出现一个水平角度,接着旋转全站仪，使角度变成0度0分0秒，这个时候锁死水平制动，全站仪瞄准的地方，就是放样点的方向，这时候用棱镜贴近全站仪，选择测距，应该出现一个负的距离，就是离开全站仪多远就是哪个点的位置，走到大概位置，全站仪始终不动，由观测者指挥跑棱镜的人，前后左右的移动，最终找到距离是0的时候，这样放样点就找到了~~~语言表达能力不是太强~~希望能帮到你~~如果有什么问题可以再给我留言~~

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你好！应该是仪器调平以后，建站、已知点建站、后面有个小三角，点开有调用和输入，如果仪器里边存有坐标可以调用，没有就直接输入。测站和后视都输入完对准棱镜后点设置就OK了。下面就可以点放样，点放样就行了打字不易，采纳哦！

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